# 英特尔等将展示9层DRAM堆叠，实现高带宽与低功耗

- 来源：IT之家（RSS）
- 发布时间：2026-05-22 14:09
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- 原文链接：https://www.ithome.com/0/953/854.htm

## AI 摘要

据泄露的VLSI 2026摘要，英特尔、力积电与软银旗下SAIMEMORY将联合展示Via-in-One TSV新型3D DRAM堆叠方案。该架构目标是实现约0.25 Tb/s/mm²的高带宽，同时将数据传输功耗控制在0.35 W/mm²以下，以解决AI和高性能计算中显存带宽与功耗的矛盾。据称，完整的9层DRAM堆叠已完成功能验证与可靠性测试。

## 正文

IT之家 5 月 22 日消息，集邦咨询今天（5 月 22 日）发布博文，基于泄露的 VLSI 2026 会议摘要，力积电（PSMC）将联合英特尔、SAIMEMORY（软银旗下）展示 Via-in-One TSV 架构，主打更高带宽和更低数据传输功耗。

报道指出英特尔正携手软银旗下的 SAIMEMORY，推进 Z-Angle Memory（ZAM）合作，而最新消息称力积电 PSMC 已加入阵容。IT之家附上相关截图如下：

Intel 与 SAIMEMORY 高带宽 3D 内存示意图

根据泄露的 VLSI 2026 会议预发布摘要，三方将同台公布一种新型 3D DRAM 堆叠方案 Via-in-One TSV。

根据摘要内容，该架构可在定制 DRAM 晶圆堆叠中，把数据传输带宽做到约 0.25 Tb/s/mm2，同时把数据传输功耗控制在 0.35 W/mm2 以下。

对需要频繁读写显存的 AI 训练、推理和高性能计算来说，带宽和功耗往往相互拉扯，因此这组指标如果最终落地，意味着单位面积内能传更多数据，同时少耗电、少发热。

从工艺看，三方还将介绍一种 multi-wafer via-last（多晶圆后通孔）流程，用于实现 fusion-bonded wafer integration（融合键合晶圆集成）。

这一设计可把数据移动能耗降到 0.7 pJ / bit 以下。每层堆叠内存采用约 3 μm 的超薄硅基底，以降低 TSV 电阻；同时引入约 10 × 85 μm2 的 oxide-trench TSV（氧化物沟槽 TSV），间距为 20 μm，相当于每层约 1.37 万个 TSV，以提升高速传输时的信号完整性。

为了提高互连质量，联合团队据称选用了 O 型设计，其接触电阻比 C 型方案低约 40%。摘要还提到，完整 9 层 DRAM 堆叠已完成功能验证，工作电压范围在 0.95V 到 1.2V 之间，并通过了可靠性测试。