# Rapidus 与 Cadence 合作，目标将芯片设计周转时间减半

- 来源：IT之家（RSS）
- 发布时间：2026-07-20 14:00
- AIHOT 分数：30
- AIHOT 链接：https://aihot.virxact.com/items/cmrsv0y8e00gtbi24h6ak31tg
- 原文链接：https://www.ithome.com/0/978/961.htm

## AI 摘要

日本半导体制造商 Rapidus 与 EDA 巨头 Cadence 合作，在芯片设计 AI 辅助领域引入 AI 智能体，目标将设计周转时间（TAT）减半。Rapidus 为其 Raads 产品线新增与 Cadence InnoStack AI Super Agent 集成的两项工具，可在 SoC 工作流程中实现智能体设计编排。

## 正文

IT之家 7 月 20 日消息，日本先进半导体制造商 Rapidus 与芯片 EDA & IP 巨头 Cadence 上周宣布在芯片设计 AI 辅助领域开展合作，促进 AI 智能体在先进制程 SoC 设计的应用，目标将芯片设计的周转时间 (TAT) 减半。

IT之家了解到，Rapidus 为其 AI 辅助设计解决方案产品线 Raads 新增与 Cadence 的 InnoStack AI Super Agent 集成 Raads Navigator 和 Raads Indicator 两项工具，从而能够在关键的 SoC 工作流程中实现智能体设计编排，自动协调从早期架构探索到实现和最终验收的各项任务。

此次集成通过在设计生命周期中应用数据驱动的优化，旨在帮助团队管理先进节点的复杂性，提高设计的可预测性，并提升工程效率，同时助力 Rapidus 实现缩短设计周转时间的目标。

打分人数少于5人，暂不显示文章价值得分